선택자기 장치가 통합된 RJ45 커넥터(MagJack/ICM)이는 단순히 이더넷 속도나 기계적 설치 공간을 일치시키는 문제가 아닙니다.
1000BASE-T MagJack에는 4개의 변압기 채널, 올바른 절연 등급 및 명백하게 호환되는 패키지 엔벨로프가 있을 수 있지만 여전히 완전한 링크 오류가 발생하거나영구적인 실리콘 손상이더넷 PHY 트랜시버로.
근본적인 이유는 무엇입니까? 그것은중앙 탭 토폴로지, 변압기 권선비, 내부 공통 모드 종단 또는 PCB 측 핀 할당PHY의 물리적 MDI(Medium 종속 인터페이스) 요구 사항과 일치하지 않습니다.
이는 임베디드 하드웨어 설계에서 가장 일반적이고 비용이 많이 드는 함정 중 하나입니다.
이 가이드에서는 회로도 및 제어된 기계 도면에서 직접 통합 자기 장치가 있는 RJ45를 모든 이더넷 트랜시버에 체계적으로 일치시키는 방법을 설명합니다.
빠른 답변: 4단계 PHY-MagJack 일치 규칙
호환 가능한 통합 자기 잭을 선택하려면 다음부터 시작하십시오.PHY 제조업체의 하드웨어 설계 가이드, 배포자의 매개변수 필터가 아님:
PHY 드라이버 아키텍처 식별:PHY 송신기가 다음과 같은지 확인합니다.전류 모드(중앙 탭 DC 전력 바이어스 필요) 또는전압 모드(접지와 분리된 독립적인 중앙 탭이 필요함)
Center-Tap 토폴로지 확인:PHY 측 중앙 탭을 전기적으로 절연해야 하는지, 공통으로 연결해야 하는지, 아니면 전원 레일에 외부적으로 연결해야 하는지 확인하세요.
자기 매개변수 확인:회전율 검증(1CT:1CT±2%), 최소 개방 회로 인덕턴스(OCL)8mADC 바이어스) 및 케이블 측 종단 토폴로지.
추적 신호 핀아웃:내부 변압기 권선을 통해 PHY 차동 쌍을 특정 PCB 풋프린트 솔더 핀에 매핑하여 구별PCB 핀(P1~P10)~에서케이블 접점(J1–J8).
"1000BASE-T 호환"만으로는 충분하지 않은 이유
통합 자기 잭은 7가지 개별 기능을 단일 차폐 하우징에 통합합니다.
이 통합은 PCB 전면 패널 공간의 50% 이상을 회수하는 동시에 플라스틱과 금속 내부에 아날로그 회로를 캡슐화합니다. 카탈로그에서 동일하게 라벨이 붙은 두 개의 구성 요소(예:"1x1, 1000BASE-T, 탭업, 1CT:1CT"—종종 근본적으로 호환되지 않는 내부 회로가 특징입니다.
최신 전압 모드 트랜시버에서 후보 B를 사용하면 공통 내부 노드를 통해 4개의 차동 채널이 모두 브리징되어 교차 쌍 단락, 패킷 삭제 및 과열이 발생합니다.
1. 전류 모드와 전압 모드 PHY 드라이버 아키텍처
주요 전기 체크포인트는 PHY 트랜시버가 절연 변압기의 1차 권선을 구동하는 방법을 식별하는 것입니다.
유형 A: 전류 모드 라인 드라이버
운영 원리:송신기는 일정한 전류를 접지로 싱크하는 개방형 드레인 또는 개방형 컬렉터 트랜지스터를 사용합니다. 그들은 스스로 전류를 공급할 수 없습니다.
중앙 탭 요구 사항:변압기 중앙 탭양극 DC 전압 레일에 연결되어야 합니다.(+3.3V,+2.5V, 또는+1.2V) 페라이트 비드를 통해 출력단에 작동 전류를 공급합니다.
대표적인 실리콘:Microchip/Micrel KSZ9031, 구형 Realtek RTL8211E, 기존 Broadcom 트랜시버.
유형 B: 전압 모드 라인 드라이버
운영 원리:최신 저전력 PHY는 차동 구동 전압을 직접 소싱하고 싱크하는 CMOS 푸시풀 단계를 사용합니다.
중앙 탭 요구 사항: 중앙 탭은 절대로 DC 공급 레일(VDD)에 연결하면 안 됩니다.VDD를 중앙 탭에 연결하면 트랜스포머 권선을 통해 로우사이드 내부 MOSFET으로의 데드 단락이 발생하여 즉각적인 과전류 파괴가 발생합니다.
종료 방법:각 중앙 탭은 전용 접지를 통해 신호 접지에 독립적으로 분리되어야 합니다.0.1μF저 ESR 세라믹 커패시터.
대표적인 실리콘:텍사스 인스트루먼트 DP83867 / DP83869, 마이크로칩 KSZ9131, Realtek RTL8211F / RTL8211FS, Marvell Alaska 88E1512.
2. PHY 측 중앙 탭이 독립적인지 확인
기가비트(1000BASE-T) 아키텍처에서 MagJack에는 4개의 개별 변압기 채널(쌍 A, B, C, D)이 포함되어 있습니다.
후보 회로도를 확인할 때 4개의 PHY 측 중앙 탭이 어떻게 나타나는지 확인하십시오.
중앙 탭 구성
개략적인 모양
PHY 호환성
4개의 독립 탭
핀 P3, P5, P7, P9 별도
만능인.전압 모드 및 전류 모드 PHY 모두와 호환됩니다.
내부 공용 탭
CT 4개 모두 1핀에 연결됨
제한적입니다.PHY가 명시적으로 묶인 중앙 탭을 허용하는 경우에만 사용할 수 있습니다.
내부적으로 종료됨/VCC에 연결됨
내부 레일에 사전 배선됨
소유권.특정 레거시 PHY 참조 설계와 일치해야 합니다.
엔지니어링 황금률:최신 저전력 설계의 경우 항상 다음과 같은 통합 잭을 지정하십시오.외부에서 접근 가능한 독립적인 PHY 측 중앙 탭 핀 4개(예: 표준 구성LINK-PP 마그네틱 RJ45 잭 시리즈). 이를 통해 접지로 분리하거나 VDD로 바이어스할 수 있는 완전한 라우팅 자유도를 제공합니다.
3. PHY 측과 케이블 측 센터 탭을 혼동하지 마십시오.
Gigabit MagJack에는 격리 경계 양쪽에 중앙 탭이 있습니다. 이를 혼동하면 시스템 격리와 안전성이 모두 손상될 수 있습니다.
PHY 측 센터 탭:트랜시버 작동 바이어스 및 반환 경로를 조절합니다.
케이블측 중앙 탭:물리적 연선 케이블과 인터페이스합니다. PoE가 아닌 설계에서는 내부 전원으로 공급됩니다.Bob Smith 종료 네트워크(475Ω공통 모드 케이블 반사를 억제하기 위해 공통 고전압 커패시터에 연결된 저항기. PoE 설계에서 이러한 탭은 DC 전원을 추출하거나 주입합니다.
4. 회전율, OCL 및 전기적 한계
자기 매개변수를 일반 숫자로 취급하지 마십시오. 항상 세 가지 주요 전기 사양을 확인하십시오.
1. 회전율 공차
1000BASE-T의 경우 4개 채널 모두에1CT:1CT비율. 그러나 엄격한 규정 준수 마진에는 다음의 권선비 공차가 필요합니다.±2%. 느슨한 공차(±5%) 반사 손실을 저하시키고 차동 라인 전압을 변경하여 IEEE 802.3ab 물리 계층 적합성 테스트에 실패합니다.
2. DC 바이어스 조건에서의 OCL
다음을 나열하는 데이터시트"최소 350μH"테스트 조건을 명시하지 않으면 불완전합니다. 전기적 및 열적 스트레스에 따른 인덕턴스 변화:
필수 표준: 350μH최소100kHz,100mV, 활성8mA전체 작동 온도 범위에 걸쳐 DC 바이어스가 적용됨(−40°C ~ +85°C산업 등급의 경우).
코어가 작은 DC 케이블 오프셋 전류로 포화되면 인덕턴스가 아래로 붕괴됩니다.350μH, 베이스라인 원더 및 순환 링크 삭제를 유발합니다.
5. PHY에서 케이블로 핀아웃 매핑(PCB 핀 1 트랩)
표준 패시브 RJ45 잭에서 PCB 핀은 케이블 접점 1~8에 직접 해당합니다.
MagJack에서 PCB 핀 1은 거의 케이블 접점 1에 직접 연결되지 않습니다.
(참고: 내부 핀 번호는 제조업체마다 다릅니다. 항상 PHY 납땜 핀에서 J 핀 접점까지 내부 회로도 선을 추적하세요!)
체계적인 매핑 프로토콜:
PHY 핀 이름 추출:차동 쌍 이름을 기록합니다(TRD0±,TRD1±,TRD2±,TRD3±).
회로도 라우팅 확인:변압기 1차 권선을 통해 각 쌍을 추적하여 어떤 PCB 핀이 어떤 차동 채널에 연결되는지 확인합니다.
Center-Tap 핀 번호 확인:설치 공간에서 지정된 중앙 탭 핀을 식별하고 전원 또는 디커플링 커패시터 연결과 일치하는지 확인하십시오.
외곽설정 뷰 방향 확인:그림이 다음을 설명하는지 확인하세요.TOP VIEW에서 본 권장 PCB 레이아웃(부품측)또는밑면(납땜면). 미러링된 발자국은 제로 링크 프로토타입의 주요 원인입니다.
6. 실제 PHY 및 MagJack 호환성 매트릭스
선택 프로세스를 간소화하기 위해 아래 표에는 업계 표준 이더넷 PHY 트랜시버와 필요한 자기 토폴로지의 상관 관계가 나와 있습니다.
PHY 트랜시버
공급업체
출력 아키텍처
필수 중앙 탭 바이어스
호환 가능한 LINK-PP 토폴로지
DP83867 / DP83869
텍사스 인스트루먼트
전압 모드
GND에 분리된 독립 CT(0.1μF)
4개의 독립 CT,1CT:1CT
KSZ9031RNX
마이크로칩
전류 모드
최대로 당겨+3.3V/+2.5V페라이트 비드를 통해
VDD에 연결된 CT 4개,1CT:1CT
KSZ9131RNX
마이크로칩
전압 모드
별도의 커패시터(0.1μF) 신호 GND로
4개의 독립 CT,1CT:1CT
RTL8211F / FS
리얼텍
전압 모드
별도의 커패시터(0.1μF) 신호 GND로
4개의 독립 CT,1CT:1CT
88E1512 / 88E1111
마벨(알래스카)
전압 모드
별도의 커패시터를 통해 GND로 분리됨
4개의 독립 CT,1CT:1CT
DP83848(10/100M)
텍사스 인스트루먼트
전류 모드
CT를 다음으로 전송+3.3V; CT를 GND로 수신
2채널 비대칭 바이어스
7. 문제 해결: 일반적인 오류 증상 및 근본 원인
징후
주요 근본 원인
회로도에서 검사할 사항
링크가 감지되지 않음(데드 포트)
중앙 탭 바이어스 불일치
전압 모드 PHY 중앙 탭이 실수로 VDD에 연결되었거나 플로팅되었는지 확인하십시오.
100Mbps 링크, 그러나 1Gbps 실패
불완전한 채널 매핑 또는 OCL 삭제
채널 C와 D(핀 J4/J5 및 J7/J8)를 확인합니다. OCL이 맞는지 확인하세요≥350μH아래에8mA편견.
과도한 PHY 열/과전류
변압기를 통한 DC 단락
푸시풀 드라이버의 중앙 탭이 VDD로 단락되었는지 또는 내부적으로 함께 단락되었는지 확인하십시오.
로드 시 높은 패킷 삭제율
Bob Smith 해고 누락
케이블 측 중앙 탭이 다음을 통해 섀시 접지에 올바르게 분리되었는지 확인하십시오.75Ω그리고1000pF캡.
실패한 방사성 방출(CISPR 32)
공통 모드 초크(CMC) 배치
MagJack의 변압기 케이블 측에 내부 공통 모드 초크가 있는지 확인하십시오.
8. 검증된 PHY 호환성을 위해 LINK-PP를 선택하는 이유
엔지니어링 팀은 구성요소의 시행착오로 인해 프로젝트가 지연되는 것을 감당할 수 없습니다.링크-PP생산 준비가 완료되고 완전한 자격을 갖춘 완전한 카탈로그를 제공합니다.자기 RJ45 잭모든 주요 PHY 참조 아키텍처와 일치하도록 설계되었습니다.
사전 검증된 PHY 참조 설계:LINK-PP MagJack은 다음의 레퍼런스 보드와 일치하도록 설계 및 테스트되었습니다.텍사스 인스트루먼트, 마이크로칩, 리얼텍, 마벨, 브로드컴.
드롭인 상호 참조:레거시 부품에 대한 비용 효과적인 등가물이 필요합니다.Pulse Electronics, Wurth Elektronik, Bel Fuse 또는 Halo? LINK-PP는 동일한 전기적 특성을 지닌 핀 대 핀 설치 공간을 제공합니다.
인스턴트 CAD 및 3D STEP 자산:즉각적인 CAD 정리 및 전기 점검을 위해 검증된 PDF 회로도, DXF 풋프린트 및 3D STEP 모델을 제품 디렉토리에서 직접 다운로드하십시오.
100% 공장 생산 테스트:모든 단일 통합 잭은 패키징 전에 권선비, 누설 인덕턴스, 개방/단락 매개변수 및 고전압 Hipot 절연에 대해 자동화된 100% 테스트를 거칩니다.
자주 묻는 질문(FAQ)
Q1: 기가비트 PHY의 중앙 탭 4개를 모두 함께 연결할 수 있습니까?
에이:일반적으로,아니요. 일부 레거시 전류 모드 PHY는 공유 VDD 레일에 대한 공통 중앙 탭을 허용하는 반면, 최신 전압 모드 PHY는 독립적인 중앙 탭을 엄격히 요구합니다. 이들을 함께 단락시키면 교차 채널 결합과 공통 모드 임피던스 불균형이 발생합니다.
Q2: MagJack 도면에서 "1CT:1CT"는 무엇을 의미합니까?
에이:"1CT:1CT"는 공칭 1:1 변압기 권선비를 나타냅니다.센터 탭(CT)1차(PHY 측) 및 2차(케이블 측) 권선 모두에 적용됩니다. 그렇습니다~ 아니다중앙 탭이 독립적인지, 내부적으로 묶여 있는지 또는 사전 종단되어 있는지 여부를 나타냅니다. 상세한 회로도를 검사해야 합니다.
Q3: 통합 MagJack이 Auto-MDIX 기능을 결정합니까?
에이:아니요. Auto-MDI/MDIX는 이더넷 PHY 트랜시버에 의해 실행되는 디지털 전환 기능입니다. 그러나 MagJack에는 다음 기능이 있어야 합니다.완전 대칭 자기 채널(모든 쌍에 걸쳐 동일한 권선비, 누설 인덕턴스 및 초크 매개변수)을 통해 PHY가 전송 및 수신 채널을 원활하게 교환할 수 있습니다.
결론: 회로 일치, Respin 제거
자기 장치가 통합된 RJ45 커넥터는 패시브 플라스틱 플러그가 아닙니다. 이는 PHY 아날로그 트랜시버 회로의 활성 확장입니다.
첫 번째 통과 하드웨어 성공을 달성하려면 내부 자기 회로를 PHY의 정확한 드라이버 아키텍처와 일치시켜야 합니다. 디자인 순서를 따르십시오.
PCB 제작을 위해 회로도를 고정하거나 Gerber 파일을 릴리스하기 전에 다음을 활용하십시오.LINK-PP의 엔지니어링 검토 서비스.
디자인의 다음 단계를 수행하십시오.
검증된 MagJack 살펴보기:당사의 종합 카탈로그를 찾아보십시오.통합 자기 RJ45 커넥터.
무료 PHY 회로도 검토 요청:인증된 호환성 확인을 위해 24시간 이내에 PHY 부품 번호와 제안된 MagJack 설치 공간을 당사의 애플리케이션 엔지니어에게 보내십시오.
CAD 및 3D STEP 모델 다운로드:제품 페이지에서 Altium, KiCad 및 Eagle의 검증된 설치 공간에 직접 액세스하세요.